VerilogHDL | meyon's STUDY

VerilogHDL 波形から回路をつくる

meyon230 — Sat, 26 Nov 2022 14:20:49 +0000

今回の例題はこれ。

【問題10】波形から回路を作ろう

HDLを用いて回路を作る際、いきなりコーディングするのではなく、最初にブロック図で回路構成をしっかりとイメージすることが大切だ。

波形から回路をつくる
後記

波形から回路をつくる

図 1. ある回路から出力された信号

問題の波形は、図 1 のとおり。4MHz のクロックから発生された信号です。このような信号を発生させる回路をつくれ、との指令です。

こんな波形、見たことありますねぇ。シフトレジスタ？リングカウンタ？

そうそう、最近つくったことがある回路、デコーダですよ。
7 セグメント LED のダイナミック点灯をやったとき、デジットを制御するための 2to4 ラインデコーダの出力波形が、こんなでした (過去記事)。そのときはアクティブローでしたので、波形は HIGH、LOW が逆転してましたが、同じことです。
なので答えは、デコーダです。

いや、シフトレジスタもリングカウンタも正解ですし。

シフトレジスタによる回路構成

デコーダに関しては、すでに 7 セグメントデコーダで類似した回路記述をやりました。例題サイトの解説にもあるように、いくつかの回路が考えられますが、例題に倣ってシフトレジスタを考えてみたいと思います。
シフトレジスタを選んだもうひとつの理由は、「連接演算子 { } 」にあります。4 ビット加算器のシミュレーションをやったときに出てきているのですが、使い方がよくわかっていませんでしたので、もう少し勉強してみましょう。

図 2. シフトレジスタによる回路構成

クロックは 4MHz (周期 250ns)、出力信号は 1ms 幅なので、イネーブル信号も 1ms 幅です。したがって、クロックを 4000 分周する必要があります。4000 分周回路からイネーブル信号を出力し、イネーブル付きのシフトレジスタを制御します。

回路記述

4000 分周回路と、シフトレジスタを接続した回路の記述です。



module SHIFTREGISTER(
  input wire CLK, RES,
  output reg [3:0] Q
);

  wire EN;
  reg [11:0] NUMBER_OF_CLOCKS;

  parameter CLOCKS_PER_EN = 12'd3999;

モジュール名、入出力ポート、内部信号、パラメータの宣言です。
4000 は 2 進数で何ビットですか？もう、スマホの電卓ですぐに計算できますね。

N = log(4000) / log(2) ≒ 12

NUMBER_OF_CLOCKS は、カウントしたクロックの数。3999 クロック目でイネーブル信号 EN を出力して 0 に戻します。パラメータ CLOCKS_PER_EN は EN を出力するカウント数、12’d3999 です。

メモ：対数の計算

対数の計算方法ですが、手計算だとこんなふう。対数表は、必要ですけど。
まぁ、頭の体操です (^_^;)

log(4000) = log(2² x 10³) = 2 x log(2) + 3 x log(10)
log(10) = 1 , log(2) = 0.301 なので
log(4000)/log(2) = (2 x 0.301 + 3 x 1) / 0.301 = 11.97



// 4000 Divider
  always @(posedge CLK or negedge RES) begin
    if(1'b0 == RES)
      NUMBER_OF_CLOCKS <= 12'd0;
    else if(CLOCKS_PER_EN == NUMBER_OF_CLOCKS)
      NUMBER_OF_CLOCKS <= 12'd0;
    else
      NUMBER_OF_CLOCKS <= NUMBER_OF_CLOCKS + 12'd1;
  end

  assign EN = (CLOCKS_PER_EN == NUMBER_OF_CLOCKS);

4000 分周器の回路。リセットは非同期です。21 行目が、桁上がり、ここでは EN を出力する記述。



// Shift Register
  always @(posedge CLK or negedge RES) begin
    if(1'b0 == RES)
      Q <= 4'b0001;
    else if(1'b1 == EN)
      Q <= {Q[2:0], Q[3]};
  end

endmodule

シフトレジスタの記述は、初めまして、です。

25~26 行目。リセットが入ったとき、出力を 0b0001 にしています。これ、本来のシフトレジスタなら 0b0000 になるべきです。ここに 0b0001 を入れるってのは、リングカウンタを構成させる、ってことだな。リングカウンタもジョンソンカウンタも、シフトレジスタでつくりますから。

そして、27~28 行目。EN が入ったとき、出力 Q を「 {Q[2:0], Q[3]} 」にしています。Q[2:0] とは、Q の bit2~bit0 を指す。たとえば 0b0010 ならば「010」。Q[3] は、Q の bit3、つまり「0」です。
{} は連接演算子で、ビット列をつないで多ビット信号としてあつかいます。

{ Q[2:0], Q[3] } = { 010, 0 } = 0100

ということで、0b0010 が 0b0100 になった。1 がシフトした、ってことです。

ちなみに、通常のシフトレジスタの場合は、シリアル入力を SERIAL として

Q <= { Q[2:0], SERIAL };

のように記述します。

連接演算子は左辺でも利用できます。4 ビット加算器のシミュレーションにでてきた

assign {carry, X} = A + B;

がそれ。
carry は 1 ビット、A、B、X はそれぞれ 4 ビットです。A と B を加算したとき、桁上がりがあると 5 ビットになる。左辺では、carry に先頭の 1 ビット (桁上がりビット)、X に 4 ビット (加算された値) が格納される。左辺と右辺のビット数は、同じにするのが吉です。

テストベンチ

今回は、テストベンチにも新しいしかけをみつけました。



`timescale 1ns / 1ns

module SHIFTREGISTER_TEST;

  reg CLK, RES;
  wire [3:0] Q;

  parameter OSC_PERIOD = 250; // 4MHz

  always begin
    CLK = 0; #(OSC_PERIOD /2);
    CLK = 1; #(OSC_PERIOD /2);
  end

4MHz のクロックの周期は 250ns。なので、`timescale を 1ns としました。
クロック周期を 250 としてパラメータ宣言し、クロックを発生させています。



  SHIFTREGISTER SHIFTREGISTER(CLK, RES, Q);
  //defparam SHIFTREGISTER.CLOCKS_PER_EN = 39;

シフトレジスタ回路をインスタンス化しています。

16 行目。コメントアウトしていますが、defparam は、下位モジュールのパラメータを上書きする記述です。ここのコメントを外すと、回路記述で宣言したパラメータ CLOCKS_PER_EN = 12’3999 が上書きされて、12’d39 になっちゃう。つまり、本来なら 3999 クロック数えるところが、39 クロックで EN を出力させることになる。
シミュレーションをちゃちゃっと進める、1 つの方法ってことでしょうか。あるいは、シミュレーションの流れを変化させるおまじないかもしれません (^_^;)

なお、つぎのように、下位モジュール接続 (インスタンス化) 時にパラメータ割り当てする記述スタイルもあります。



 SHIFTREGISTER #(.CLOCKS_PER_EN(39)) SHIFTREGISTER(CLK, RES, Q);

#() 内に、パラメータ名を指定する場合はドットをつけます。数字だけでもいいんですが、複数のパラメータがあるときは順番を間違えてはいけません。
このあたり、記述スタイルもいろいろあるようですが、どれかに決めておくのがよさそうです。



  initial begin
    RES = 0;
    repeat(2) @(posedge CLK);
    RES = 1;
    repeat(40000) @(posedge CLK);
    RES = 0;
    repeat(2) @(posedge CLK);
    $finish;
  end

入力を発生させます。
RES=0 でスタートし、2 クロック待って RES=1。40000 クロック (=10ms) のあいだ動作させて、RES=0 に戻す。2 クロック待って終了。



  initial begin
    $dumpfile("shiftregister_test.vcd");
    $dumpvars(0, SHIFTREGISTER_TEST);
  end

endmodule

毎度の VCD ファイル出力です。

シミュレーション結果

図 3.シフトレジスタのシミュレーション結果

シミュレーション結果です。

図 3 は、3999 カウント目で EN を出力した、設計通りのシミュレーションです。
EN が 1ms ごとに出力され、出力 Q がシフトしていっています。

図 4. パラメータを変更したシミュレーション結果

図 4 は、パラメータ割り当てを 39 に変更したシミュレーション結果です。
39 カウント目で、EN が出力され、Q が変化している部分を拡大しています。クロックの周期が 250ns になっていることも、確認できます。

後記

前回の、クロック同期回路のシミュレーションでは、動作の確認にすこしばかり苦労しました。が、今回「パラメータ割り当て」という方法を知ったので、前回のようなときに役立ちそうです。
まだまだ、まぁ C 言語なんかでも同様ですが、さまざまなこと、知らないこと、理解不能なデープな機能もあることでしょう。自分なりに、うまく利用できたら、と思っています。

さて、例題にさせていただいたサイトでは、次は「期末考査」のようです。基本的なことは、これまでやってきたとおりですので、俺は、パスしま〜す。テスト、きら〜い (^_^;)

VerilogHDL クロック同期回路のシミュレーション

meyon230 — Fri, 25 Nov 2022 12:19:12 +0000

次の例題にいきましょう。今回は「クロック同期回路」です。
さすがに、さらにむずかしくなってきました。いろいろ、つまづいたり、てこずったり。

【問題9】「クロック同期回路」の設計は難しい？

シミュレータを用い、ブロッキング代入とノン・ブロッキング代入の動作の違いについて調査。2つの代入の使い分けのポイントとは？

クロック同期回路とは
クロック同期回路をシミュレーションする
後記

クロック同期回路とは

図 1. クロック同期回路ブロック図

クロック同期回路とは、図 1 みたいな回路です。
これ、デジタル時計をつくったとき、同じ回路をつくりましたね。(過去記事)

前段のカウンタの出力を、次段のカウンタのクロック入力につないでしまうと、カウンタどうしが非同期になって遅延が発生する。なので、各カウンタに同じクロックを入力し、次段カウンタは、前段カウンタの桁上がり信号を受けたときだけクロックを有効にして、カウントさせる。

って、やりかたです。

クロック同期回路をシミュレーションする

今回の例題は、6MHz のクロック信号を与え、1 秒毎にカウントして 8 ビットバイナリデータを出力させる、というものです。

まず、6MHz のクロック CLOCK から 1 秒毎のカウントイネーブル信号 COUNT_ENABLE をつくります。これはつまり、6000000 進カウンタです。つぎに、1 秒ごとに CLOCK を有効にし、8 ビットカウンタでカウント、バイナリデータを出力します。これはいわゆる、イネーブル付き 8 ビット (256 進) カウンタです。

それら 2 つのカウンタを接続した回路のシミュレーションを行ないます。

回路記述

回路は 2 つありますが、1 つのファイルにまとめて記述します。



module SECONDS_COUNTER_8bit(
  input wire CLK, RST,
  output reg [7:0] Q
);

  reg [22:0] NUMBER_OF_CLOCKS;
  wire COUNT_ENABLE;

  parameter CLOCKS_PER_SECOND = 23'd5999999; // 6MHz

モジュール名、入出力ポート、内部信号、パラメータの宣言です。
出力 Q はカウンタの出力なので reg 型変数宣言、レンジを [7:0] とします。

内部信号 NUMBER_OF_CLOCKS はカウントしたクロックの数で、値を保持するために reg 型です。クロックは 6MHz、2 進数で 23 ビットになりますから、レンジは [22:0] 。パラメータ CLOCKS_PER_SECOND として、定数 23’d5999999 を代入しておきます。

2 進数のビット数を求める

6000000 は、2 進数で何ビットですか？

2^N = 6000000
N = log₂(6000000)

log₂ なんて計算できねぇ〜よ。んなときゃ底の変換公式を使いましょ。

N = log₂(6000000) = log₁₀(6000000) / log₁₀(2) = 22.5 ≒ 23 ビット

log₁₀ ならば、スマホの関数電卓でも簡単に計算できますね。



// 23bit counter element
  always @(posedge CLK or negedge RST) begin
    if(1'b0 == RST)
      NUMBER_OF_CLOCKS <= 23'd0;
    else if(CLOCKS_PER_SECOND == NUMBER_OF_CLOCKS)
      NUMBER_OF_CLOCKS <= 23'd0;
    else
      NUMBER_OF_CLOCKS <= NUMBER_OF_CLOCKS + 23'd1;
  end

6000000 進カウンタ、つまり 23bit カウンタです。ビット数が異なるだけで、これまでと同じです。



// Genaration of COUNT_ENABLE signal (Description of a carry)
  assign COUNT_ENABLE = (CLOCKS_PER_SECOND == NUMBER_OF_CLOCKS);

クロックのカウント数が 5999999 になったら COUNT_ENABLE を出力します。
これは、いわゆる桁上がり信号を出力する記述方法。() 内が真であれば 1 になる、ということです。



// 8bit counter element
  always @(posedge CLK or negedge RST) begin
    if (1'b0 == RST)
      Q <= 8'd0;
    else if(1'b1 == COUNT_ENABLE)
      Q <= Q + 8'd1;
  end

endmodule

イネーブル付き 8bit カウンタ。COUNT_ENABLE が 1 のとき、つまり、クロックのカウント数が 5999999 から 0 にもどるタイミングでカウントアップされます。

テストベンチ

さてと、テストベンチは、ちょっとてこずりました。



`timescale 1ns / 100ps

まず、コンパイラ指示子の「`timescale」。ユニット時間をどれだけにするか、その精度はどれだけか。バッククォート (`) で始まるので、注意。記述場所は、モジュールの中でも外でもいい、らしい。

6MHz の周期は 166.67ns なので、ユニット時間を 1ns にしてみた。で、精度？ 100ps なら小数点以下 2 位ってことになるんじゃないのかなと。クロックが 6MHz だとか、1秒毎にカウントするとか、時間の指定があるので、設定してみましたが、よくわかってない (；´Д｀)



module SECONDS_COUNTER_8bit_TEST;

  reg CLK, RST;
  wire [7:0] Q;

モジュール名、入出力信号の宣言。入力は変数宣言 reg、出力はネット宣言 wire とする。



  parameter OSC_FREQUENCY = 6000000; // 6MHz

  always begin
    CLK = 0; #(500000000/OSC_FREQUENCY);
    CLK = 1; #(500000000/OSC_FREQUENCY);
  end

パラメータは、クロックの周期を与えるのが一般的なのかなぁ。でも、それだと 166.67 になってしまい、丸めた値だから誤差がでてしまう。そこで、周波数の 6000000 としました。
10~13 行目がクロックの作成。CLK を 0 にして半周期、1 にして半周期、を繰り返します。



  SECONDS_COUNTER_8bit SECONDS_COUNTER_8bit(CLK, RST, Q);

検証対象回路のインスタンス化。
ちなみに、モジュール名とインスタンス名は同じでも問題ないです。



  initial begin
    RST = 0;
    repeat(OSC_FREQUENCY*0.5) @(posedge CLK);
    RST = 1;
    repeat(OSC_FREQUENCY*10) @(posedge CLK);
    RST = 0;
    repeat(OSC_FREQUENCY*0.5) @(posedge CLK);
    $finish;
  end

検証対象に入力を与えます。
initial は、シミュレーション開始後に 1 回だけ実行されます。が、いくつでも記述できるので、並行動作させることも可能。

repeat() は、# による遅延と同様のタイミング制御です。19 行目は、3000000 クロック待つ、つまり、0.5 秒間待つ、ということ。シミュレーション開始 0.5 秒後にカウント開始し、10 秒間動作してリセット、0.5 秒後にシミュレーション終了します。
動作時間が 10 秒では、8 ビットの出力を全部確認することができません。8 ビットカウンタを一周させるには、最低 256 秒必要です。が、じつは、時間が長いとシミュレーションの実行に長い時間がかかり、出力ファイルがバカでかくなってしまいます。30 秒ぐらいにするともう、パソコンも息絶え絶え (；´Д｀)



  initial begin
    $dumpfile("counter_8bit_test.vcd");
    $dumpvars(0, SECONDS_COUNTER_8bit_TEST);
  end

endmodule

GTKWave に渡す VCD ファイルの出力。いつもと同じです。

シミュレーション結果

10 秒間のシミュレーション

図 2. クロック同期回路のシミュレーション波形 (1)

図 2 が、シミュレーション結果です。

が、ここまでくるのも、なかなか大変でした。
ひとつには、まぁ毎度のことですが、コンパイルエラーの嵐。だいたいが syntax error なので、ひとつひとつ確認していけば止まります。スペルの間違いもあるけど、カンマ (,) とかセミコロン (;) が抜けてるとか、バッククォート (`) がシングルクォート (‘) になってた、とか、ね。

動作時間を長くとってしまって、いつまで待ってもシミュレーションが終わらない。時間を短くして、やっと終わったと思ったら、こんどは GTKWave の読み込みに時間がかかる。動いたと思ったら、パソコンがプチハングアップ状態 (；´Д｀)

ようやく波形がみられるようになったら、なんだか結果がおかしい。なんだろうと悩むこと一晩。ノンブロッキング代入にしないといけないところが、ブロッキング代入になっていた。ふぅ。

実回路を組んでも、うまく動作しなくて悩むことはままあります。パソコン上のシミュレーションでも、同じですなぁ。あまくはないです。

CLK を拡大すると周期は 167ns ほどになっています。開始から 500ms で RST が立ち上がり、NUMBER_OF_CLOCKS が 5999999 になったとき COUNT_ENABLE が 1 になります。次のクロックで NUMBER_OF_CLOCKS が 0 にもどり、Q が 1 になる。ちなみに、このときの時間スケールは 1493999.75μs ほど。これは誤差がありますが、しかたがないです。
その後も、NUMBER_OF_CLOCKS が 5999999 から 0 にもどるときに、Q がカウントアップしています。10 秒間の動作は、想定通りです。

クロックを 6KHz にしてシミュレーション

図 3. クロック同期回路のシミュレーション (2)

6000000 進カウンタは正常に動作しています。では、8bit カウンタはどうでしょうか。CLOCK を 6KHz に落としてシミュレーションしてみました。

図 3 は、8bit カウンタが 0xFF までカウントして 0x00 にもどる部分です。
開始から約 256.5 秒で、COUNT_ENABLE が出力され、Q が 0xFF から 0x00 に戻っています。それまでの動作も、想定通りです。
8bit カウンタも問題ないと判断しました。

後記

部分的に、また、条件を変更して、なんとかシミュレーションできたかなぁってところです。一筋縄ではいかないと、わかりました。

きっと、もっとうまくやる方法があるんだろうと、思ってます。いろいろやっていくなかで、そうしたうまい方法がみつかればうれしいのですが。

VerilogHDL ブロッキング代入とノンブロッキング代入

meyon230 — Wed, 23 Nov 2022 05:57:09 +0000

次の例題は、ブロッキング代入とノンブロッキング代入の動作の違いを調べろ、というもの。

【問題8】ブロッキング代入とノン・ブロッキング代入

「10進カウンタ」と「7セグメントLEDデコーダ」の接続を例に、大規模回路などの設計に用いられる“モジュール階層構造”について解説。

「=」がブロッキング代入で、「<=」がノンブロッキング代入。小なりイコール、ではない (；´Д｀)

ブロッキング代入とノンブロッキング代入

ブロッキング代入とノンブロッキング代入

ブロッキング代入「=」は、上から順番に実行される。ノンブロッキング代入「<=」は、同時に実行される。
組み合わせ回路では、信号は各ゲートを順にとおってくる。順序回路では、クロックがはいると一斉に信号が走る。だからあれよ、シフトレジスタで、クロックがはいると各段のデータが一斉にシフトする、って。ノンブロッキングって、そんな感じ。

回路記述

ブロッキング代入の回路と、ノンブロッキング代入の回路を用意しました。

ブロッキング代入



module DFF(
  input wire CLK, D,
  output reg X, Y, Z
);

  always @(posedge CLK) begin
    X = D;
    Y = X;
    Z = Y;
  end

endmodule

ノンブロッキング代入



module DFF(
  input wire CLK, D,
  output reg X, Y, Z
);

  always @(posedge CLK) begin
    X <= D;
    Y <= X;
    Z <= Y;
  end

endmodule

違いは、7~9 行目。
たとえば、D=1、X=0、Y=0、Z=0 としたとき、ブロッキング代入では、

X = D = 1 → Y = X = 1 → Z = Y = 1

と、すべて 1 になる。
対して、ノンブロッキング代入では並列に処理するので、

X <= D = 1
Y <= X = 0
Z <= Y = 0

となり、Y、Z の値は変化しない。

テストベンチ



module DFF_TEST;

  reg CLK, D;
  wire X, Y, Z;

  parameter CYCLE = 10;
  integer i;

  DFF DFF(CLK, D, X, Y, Z);

  always begin
    CLK = 0; #(CYCLE/2);
    CLK = 1; #(CYCLE/2);
  end

  initial begin
    for(i=0; i<3; i=i+1) begin
      D = 0; #(CYCLE*5);
      D = 1; #(CYCLE*3);
    end
    D = 0; #(CYCLE*3);
    $finish;
  end

  initial begin
    $dumpfile("dff_test.vcd");
    $dumpvars(0, DFF_TEST);
  end

endmodule

D を印加する部分を for() 文にしてみました。まぁ、これぐらいの処理はべたに書いたほうがよいと思います。ここは、お勉強。

シミュレーション結果

ブロッキング代入

図 1 ブロッキング代入のシミュレーション波形

ブロッキング代入では、入力 D にしたがって、全部の出力が変化します。

回路にすると、こんな感じかな。あ、これ論理合成とかじゃなくて、自分で考えただけだから、間違ってるかも。

ノンブロッキング代入

ノンブロッキング代入では、クロックにしたがって一斉に信号が動くので、出力がシフトレジスタのようになります。

シフトレジスタだから、こんな回路。

D=1、X=0 とすると、クロックが入って回路の遅延時間後に X=1 になる。クロックが入ったときはまだ X=0 なので、2段目の入力は 0。つぎのクロックのときには X=1 になっている。
シフトレジスタの動作のしくみですね。

どちらの代入を使う？

むずかしいことは言わない。

混ぜて使わない
組み合わせ回路 (assign) では「=」ブロッキング代入
順序回路 (always) では「<=」ノンブロッキング代入
テストベンチでは「=」ブロッキング代入

それだけを守ってれば、よさそう。

VerilogHDL 接続された回路のシミュレーション

meyon230 — Tue, 22 Nov 2022 05:54:15 +0000

だんだんむずかしくなってきましたが、がんばっていきましょう。今回は、モジュールを接続してみよう、という問題です。

【問題7】モジュールを接続してみよう！

Verilog HDLで組み合わせ回路を記述するには？今回は“関数”を用いる方法と、“always文”を用いる方法の2パターンを詳しく解説。

問題が求めているものは、10 進カウンタのモジュールと 7 セグメント LED デコーダのモジュールとを接続したモジュールをつくれ、ということです。なので解答は、2 つのモジュールをそれぞれつくり、さらに上位のモジュールをつくって、上位のモジュールのなかで 2 つのモジュールをインスタンス化する、ということになります。
それは、たとえば Arduino のスケッチならば、ライブラリをインスタンス化して利用することと、似たような感じなのだと思います。

で、逆らっちゃうのですが、Arduino のスケッチで C++ クラスを使うとき、俺はスケッチを分割せずに書いてるわけで。それほど大きなスケッチ書くこともないし、そのほうが見通しがいいもんだから。おなじように、VerilogHDL でも、当面は 1 つのモジュールに全部の回路を書いちゃおうと思います。
そのうち、必要を感じたら、分割して記述することもあるでしょう。たぶん。

ちなみに、テストベンチも回路と一緒に書けるそうです。でも、これはさすがに、目的が違うだろうって感じるので、これまで同様に分けておきます。

接続された回路をシミュレーションする

接続された回路をシミュレーションする

図 1 接続された回路

ということで、タイトルが微妙に異なる (^_^;)

CLOCK をカウントし、7 セグメント LED に表示させる回路のシミュレーションをします。

CLOCK の立ち上がりエッジでカウントアップ。7 セグメント LED は HIGH で点灯、出力ビットはセグメント a が MSB、セグメント g が LSB で、ドットは使わない。
RESET はアクティブローです。

回路記述

前述したように、1 つのモジュールに回路を記述します。



module COUNTER_7SEG (
  input wire CLOCK, RESET,
  output wire [6:0] OUTPUT
);

モジュール名とポートリスト。信号の宣言も () 内でやっています。CLOCK と RESET はネット宣言の 1 ビット入力。OUTPUT はネット宣言の 7 ビット出力。



  reg [3:0] COUNTER_OUTPUT;

内部で使う信号の宣言。10 進カウンタの出力なので、変数宣言しています。4 ビットです。



  always @(posedge CLOCK) begin
    if(1'b0 == RESET)
      COUNTER_OUTPUT = 4'd0;
    else if(4'd9 == COUNTER_OUTPUT)
      COUNTER_OUTPUT = 4'd0;
    else
      COUNTER_OUTPUT = COUNTER_OUTPUT + 4'd1;
  end

10 進カウンタの構成要素。always による順序回路です。RESET が 0 のときと、9 のときに、0 に戻す、それ以外はカウントアップ。RESET は同期。
順序回路のときはノンブロッキング代入にすべきなのかもしれないですが、まだ学習してないので、ブロッキング代入になってる。ここでは、どっちでも影響ないんじゃないのかな。
always 内の処理が if 文ひとつだけなので、begin~end はなくてもいいそうです。が、ちゃんと形を整えておくのが吉。



  function [6:0] DECODER(
    input [3:0] DECODER_INPUT
  );
    begin
      case(DECODER_INPUT)
        4'd0: DECODER = 7'b1111110;
        4'd1: DECODER = 7'b0110000;
        4'd2: DECODER = 7'b1101101;
        4'd3: DECODER = 7'b1111001;
        4'd4: DECODER = 7'b0110011;
        4'd5: DECODER = 7'b1011011;
        4'd6: DECODER = 7'b0011111;
        4'd7: DECODER = 7'b1110000;
        4'd8: DECODER = 7'b1111111;
        4'd9: DECODER = 7'b1110011;
        default: DECODER = 7'b0000000;
      endcase
    end
  endfunction

7 セグメント LED デコーダの構成要素。function による組み合わせ回路です。DECODER_INPUT が入力として宣言されています。
ここも、function 内の処理が case 文ひとつだけなので、begin~end はなくてもいい。が、ちゃんと形を整えておくのが吉。



  assign OUTPUT = DECODER(COUNTER_OUTPUT);

endmodule

function は呼び出して初めて仕事する。assign で DECODER() を呼び出して、OUTPUT に代入しています。
最後は endmodule で締めくくる、と。

テストベンチ

テストベンチファイルです。



module COUNTER_7SEG_TEST;

  reg CLOCK, RESET;
  wire [6:0] OUTPUT;

  parameter CYCLE = 10;

モジュール名、入力と出力の宣言。パラメータはクロックの周期。



  COUNTER_7SEG COUNTER_7SEG(CLOCK, RESET, OUTPUT);

対象回路のインスタンス化。



  always begin
    CLOCK = 0;  #(CYCLE/2);
    CLOCK = 1;  #(CYCLE/2);
  end

クロックの生成。



  initial begin
          RESET = 0;
    #33   RESET = 1;
    #133  RESET = 0;
    #30   $finish;
  end

入力の印加。33 ユニット時間経過したら、カウントアップを開始する。133 ユニット時間カウントして、リセット。



  initial begin
    $dumpfile("counter_7seg.vcd");
    $dumpvars(0, COUNTER_7SEG_TEST);
  end

endmodule

VCD ファイル出力。
$dumpvars は、VCD ファイルに出力する対象です。数字は階層レベルで、0 は全階層の全変数の意。

シミュレーション結果

図 2 接続された回路のシミュレーション波形

まぁ、想定通りってことで。

カウントイネーブルつけたら、最後がリセットじゃなくて、4 を保持できるよなぁ、とか。
出力をみながらいろいろ考えちゃうようになってきたのは、少しばかり VerilogHDL が使えるようになってきた、ってことかしらん (^_^;)

VerilogHDL 7セグメントデコーダのシミュレーション

meyon230 — Mon, 21 Nov 2022 01:29:16 +0000

引き続き、例題をシミュレーションしてみましょう。今回は、これ。

【問題6】 7セグメントLEDデコーダを作成しよう

今回は、Verilog HDLで記述された10進カウンタの“テスト・ベンチ”を作成し、シミュレーションと波形表示にチャレンジする。

えーと、記述のお作法ってゆーか、VerilogHDL の記述って新旧いろいろあるらしい。これまでの記述も間違いじゃなくて、そんなふうにも書けます、ってところかな。どれが新しいのか、どれが一般的なのか、ちょっとよくわかんないんですけど、気づいたところは変更していこうかなと思ってます。
んなわけで、これまでと違う記述がでてきますが、いちいち説明しませんので、あしからず。

7 セグメント LED デコーダをシミュレーションする

7 セグメント LED デコーダをシミュレーションする

図 1 7セグメントLEDデコーダ

問題は図 1 のようになっています。

逆らうわけじゃないですが、どうせやるなら、いつも使っている TC4511 を倣いたいと思います。なので、DP は考慮しません。出力は TC4511 の真理値表に従います。BI などの制御入力は、なしです。

問題の解説にもありますが、回路の記述には 2 とおりのやりかたがあります。ひとつは always による組み合わせ回路の記述、もうひとつは function による組み合わせ回路の記述、です。

always による組み合わせ回路の記述

まずは、理解しやすかった always による組み合わせ回路の記述。



module DECODER_7SEGMENT (
  input wire [3:0] DATA_INPUT,
  output reg [6:0] DATA_OUTPUT
);

always @*
  begin
    case (DATA_INPUT)
      4'd0: DATA_OUTPUT = 7'b1111110;
      4'd1: DATA_OUTPUT = 7'b0110000;
      4'd2: DATA_OUTPUT = 7'b1101101;
      4'd3: DATA_OUTPUT = 7'b1111001;
      4'd4: DATA_OUTPUT = 7'b0110011;
      4'd5: DATA_OUTPUT = 7'b1011011;
      4'd6: DATA_OUTPUT = 7'b0011111;
      4'd7: DATA_OUTPUT = 7'b1110000;
      4'd8: DATA_OUTPUT = 7'b1111111;
      4'd9: DATA_OUTPUT = 7'b1110011;
      default: DATA_OUTPUT = 7'b0000000;
    endcase
  end

endmodule

3 行目。always を使うばあい、出力信号は reg で変数宣言します。
6 行目。always は、カウンタのシミュレーションでも使いましたが、@ の信号が変化した時に実行されて、無限にループします。@* とは、入力のいずれかが変化したら、という意味。ここでは、入力 DATA_INPUT が変化したら begin~end を実行、always へ戻り、信号の変化を待つ、ということになります。

8~20 行。おなじみの case 文。たとえば DATA_INPUT が 0 だったら、0b1111110 を出力する。これは、セグメント a~f が点灯、g が消灯の意。10 以上のときは全消灯。
なお、ケースが一致したら case 文を抜けます。同じケースがあったら、上の記述が優先される。C 言語とちょっと違いますね。

ちなみに、出力を不定にしたければ、7’bx とします。ビット列が長くてみづらければ、7’b111_1110 とか、書いてもいいらしい。

function による組み合わせ回路の記述

function とは、関数のこと。論理式で簡単に記述できないデーコーダなどの回路は、関数にするってことね。



module DECODER_7SEGMENT (
  input wire [3:0] DATA_INPUT,
  output wire [6:0] DATA_OUTPUT
);

function [6:0] DECDR (
  input [3:0] DECDR_INPUT
);
  begin
    case (DECDR_INPUT)
      4'd0: DECDR = 7'b1111110;
      4'd1: DECDR = 7'b0110000;
      4'd2: DECDR = 7'b1101101;
      4'd3: DECDR = 7'b1111001;
      4'd4: DECDR = 7'b0110011;
      4'd5: DECDR = 7'b1011011;
      4'd6: DECDR = 7'b0011111;
      4'd7: DECDR = 7'b1110000;
      4'd8: DECDR = 7'b1111111;
      4'd9: DECDR = 7'b1110011;
      default: DECDR = 7'b0000000;
    endcase
  end
endfunction

assign DATA_OUTPUT = DECDR(DATA_INPUT);

endmodule

6~8 行目が、function の記述。DECDR_INPUT は引数で、関数名そのものが戻り値になる、みたいな。function の中身は、always と同様の case 文です。
26 行目。assign で function を呼び出す。なので、出力信号は wire でネット宣言する (3 行目)。

テストベンチ

テストベンチファイルです。



module DECODER_7SEGMENT_TEST;

reg [3:0] DATA_INPUT;
wire [6:0] DATA_OUTPUT;

parameter STEP = 10;

DECODER_7SEGMENT DEC0(DATA_INPUT, DATA_OUTPUT);

initial begin
        DATA_INPUT = 4'd0;
  #STEP DATA_INPUT = 4'd1;
  #STEP DATA_INPUT = 4'd2;
  #STEP DATA_INPUT = 4'd3;
  #STEP DATA_INPUT = 4'd4;
  #STEP DATA_INPUT = 4'd5;
  #STEP DATA_INPUT = 4'd6;
  #STEP DATA_INPUT = 4'd7;
  #STEP DATA_INPUT = 4'd8;
  #STEP DATA_INPUT = 4'd9;
  #STEP DATA_INPUT = 4'd10;
  #STEP DATA_INPUT = 4'd11;
  #STEP DATA_INPUT = 4'd12;
  #STEP DATA_INPUT = 4'd13;
  #STEP DATA_INPUT = 4'd14;
  #STEP DATA_INPUT = 4'd15;
  #STEP $finish;
end

initial begin
  $monitor("input = %d, output = %b", DATA_INPUT, DATA_OUTPUT);
  $dumpfile("dec_7seg_test.vcd");
  $dumpvars(0, DECODER_7SEGMENT_TEST);
end

endmodule

6 行目。遅延時間をパラメータ宣言にしてみました。
その他、これまでと同様です (^_^;)

シミュレーション結果

図 2 7セグメントLEDデコーダシミュレーション波形

図 2 が、シミュレーション波形です。

入力 0~15 に対して、表示に応じたセグメントデータが出力されています。

んー、それ以上でもそれ以下でもない (；´Д｀)

VerilogHDL 4ビットカウンタのシミュレーション

meyon230 — Sun, 20 Nov 2022 03:36:50 +0000

少しづつですが、なんだか、わかってきましたね (^_^;)　今回は、この問題をやってみます。

【問題4】 always文でカウンタを作ろう

Verilog HDLで記述したOR回路をFPGAボードで動作させたところ、なぜかANDで動作した……。その原因について詳しく解説する。

4 ビットカウンタをシミュレーションする
1. 回路記述
2. テストベンチ

4 ビットカウンタをシミュレーションする

図 1 4ビットカウンタ

4 ビットカウンタは、クロックをカウントして 4 ビットの値を出力する、順序回路です。過去記事で、じっさいにつくりましたね。

図 1 のブロック図、クロック CLK は立ち上がりエッジでカウントするという表示になっています。RES はリセットですが、◯ がついているので、アクティブロー (0 でリセットされる) とします。

回路記述

回路をつくりましょう。



module counter_4bit(CLK, RES, Q);

  input CLK, RES;
  output [3:0] Q;

  wire CLK, RES;
  reg [3:0] Q;

  always @(posedge CLK) begin
    if(RES == 1'b0)
      Q = 4'd0;
    else
      Q = Q + 4'd1;
  end

endmodule

9 行目。組み合わせ回路では assign でしたが、順序回路では always を使います。posedge は CLK の立ち上がりエッジを意味します。立ち下がりエッジは negedge です。
7 行目。always を使う場合、出力信号は reg として「変数宣言」します。wire は「ネット宣言」といいます。変数は値を記憶する、ネットは信号を流す、ってことなのかな。
10~13 行目は if 文。1’b0 は定数で、サイズが 1 ビットの 2 進数で 0b0 です。RES が 0 なら、Q を 4’d0、つまりサイズが 4 ビットの 10 進数で 0 にする。つまり、リセットする。esle ならば、Q をカウントアップする。
ちなみに、定数のサイズを指定しないと 32 ビットになります。そうだ、前回、for() 文のループ変数 i を integer で宣言したけど、これも 32 ビットです。

なお、CLK の立ち上がりエッジだけで動作するので、リセットも CLK に同期します。
非同期リセットにするときは、



  always @(posedge CLK, negedge RES) begin

とします。RES の立ち下がりエッジで、非同期リセットされます。

テストベンチ

テストベンチファイルです。



module counter_4bit_test;

  reg CLK, RES;
  wire [3:0] Q;

  counter_4bit ctr0(CLK, RES, Q);

  always begin
    #5 CLK = ~CLK;
  end

  initial begin
          CLK = 0;
          RES = 0;
    #30   RES = 1;
    #200  RES = 0;
    #30   RES = 1;
    #50   $finish;
  end

  initial begin
    $monitor("CLK = %d RES = %d Q = %d", CLK, RES, Q);
    $dumpfile("counter_4bit.vcd");
    $dumpvars(0, counter_4bit_test);
  end

endmodule

8~10 行目。クロック CLK を always で発生させます。5 ユニット時間ごとに反転させる、ってことは、周期が 10 ユニット時間のクロックになる。
12~19 行目が、入力信号。RES を 1 にするとカウントスタート、0 にするとリセット。

図 2 4ビットカウンタのシミュレーション波形

図 2 が、シミュレーション波形です。

RES が 1 のときに、カウントアップし、0xF までカウントしたら 0 に戻る 16 進カウンタです。RES が 0 になると、CLK に同期して 0 になっています。

VerilogHDL 4ビット加算器のシミュレーション

meyon230 — Sat, 19 Nov 2022 02:17:34 +0000

2つ目の例題です。

【問題2】 4ビット加算器をVerilog HDLで記述しよう

今回は、Verilog HDLの記述スタイルについて解説。回路は“モジュール”の枠に収めて定義し、信号は“ポート”として定義する。

4 ビット加算器をシミュレーションする

4 ビット加算器をシミュレーションする

図 1 4ビット加算器

図 1 に示す、4 ビット加算器のシミュレーションをしましょう。

論理回路のおさらいに、加算器はまだ登場してませんけど、むずかしいもんじゃないです。4 ビット加算器なら、4 ビットのデータ A と B を足し算するだけ。桁上がりすると carry (1 ビット) が出力される。
あー、でも、ロジック IC で 4 ビット加算器をつくるのは、それなりに大変、か (；´Д｀)

回路記述

回路をつくります。



module adder_4bit(A, B, X, carry);
  input [3:0] A, B;
  output [3:0] X;
  output carry;

  wire [3:0] A, B, X;
  wire carry;

  assign {carry, X} = A + B;

endmodule

基本的には、組み合わせ回路とおなじです。
A、B、X は、それぞれ 4 ビットなので、[MSB:LSB] ってふうにして 4 ビットの信号を表します。
9 行目が、加算器をつくる記述。{carry, X} は、信号を連結する記述、だそうです。

テストベンチ

テストベンチファイルです。



module adder_4bit_test;

  integer i;

  reg [3:0] A, B;
  wire [3:0] X;
  wire carry;

  adder_4bit adder0(A, B, X, carry);

  initial begin
    A = 4'b0; B = 4'b0;
    for(i = 0; i < 16; i=i+1)begin
      #10 A = i; B = i % 4;
    end
    #10 $finish;
  end

  initial begin
    $monitor("%d + %d = %d", A, B, X);
    $dumpfile("adder_4bit_test.vcd");
    $dumpvars(0, adder_4bit_test);
  end

endmodule

3 行目。for() 文のループ変数の宣言。C 言語みたいに for() 文のなかでは、できない、みたい。
12 行目。定数は「4’b0」のように記述する。「4 桁の 2 進数 (b) の 0」って意味です。
13 行目。for() 文。i++ も使えない、みたい。処理内容は begin と end でくくられる。C 言語だと {} だね。
14 行目。10 ユニット時間ごとに実行する内容。A は 0~15 を、B は 0~3 を繰返し、これを入力としてみました。お好みで。入力をどうするか、ってのは、シミュレーションのためのポイントかな。

シミュレーション結果

図 2 4ビット加算器のシミュレーション波形

図 2 が、シミュレーション波形です。

おかしなところもあるだろうけど、とりあえずこれで動いた (^_^;)
ちゃんと足し算できてます。

VerilogHDL 組み合わせ回路のシミュレーション

meyon230 — Fri, 18 Nov 2022 01:12:55 +0000

VerilogHDL と GTKWave の環境が整いましたので、いくつか例題を試してみようと思います。以下のサイトの問題を、例題にさせていただきました。

【問題1】 Verilog HDLをマスターしよう!!

「完全マスター！電子回路ドリル」の3学期がスタート！ “ハードウェア記述言語”をテーマにさまざまな問題を毎週お届けします。

組み合わせ回路をシミュレーションする

組み合わせ回路をシミュレーションする

図 1 組み合わせ回路

組み合わせ回路です。

まぁ、簡単ですね、みればわかる (^_^;)
A または B のどちらか、もしくは両方が 1 のときに、C が出力される回路です。
これをシミュレーションしてみましょう。

基本は、準備編でやった AND 回路とおなじです、入力が 3 つになっただけ。

回路記述

まずは、回路をつくります。



module combinational_circuit(A, B, C, X);
  input A, B, C;
  output X;

  wire A, B, C, X;

  assign X = ( A | B ) & ~C;

endmodule

AND 回路のときと同じなので、説明は省略 m(__)m

テストベンチ

つぎに、テストベンチファイル。



module combinational_circuit_test;

  reg A, B, C;
  wire X;

  combinational_circuit comb_ckt0(A, B, C, X);

  initial begin
        A=0;  B=0;  C=0;
    #10             C=1;
    #10       B=1;  C=0;
    #10             C=1;
    #10 A=1;  B=0;  C=0;
    #10             C=1;
    #10       B=1;  C=0;
    #10             C=1;
    #10 $finish;
  end

  initial begin
    $monitor("A=%d, B=%d, C=%d, X=%d", A, B, C, X);
    $dumpfile("comb_ckt_test.vcd");
    $dumpvars(0, combinational_circuit_test);
  end

endmodule

信号の入力は、変化するところだけ記述すればいいですね。コンソール出力が不要なら、21 行の $monitor は不要です。が、波形ファイルを生成するために、vvp は実行しないといけません。

シミュレーション結果

図 2 組み合わせ回路のシミュレーション波形

図 2 がシミュレーション波形です。

うーん、説明するまでもない (；´Д｀)
最初に書いたように、A または B のどちらか、もしくは両方が 1 のときに、C が出力される、ってことが、シミュレーションで確認できました。ってことね。

VerilogHDL シミュレーション環境のインストール

meyon230 — Thu, 17 Nov 2022 05:54:23 +0000

カウンタ回路で遊びつかれたので (；´Д｀)、ちょっと違うことをしようかな。といっても、論理回路つながりで、VerilogHDL を勉強してみようと思います。

まぁ、FPGA とか使うつもりはないんだけど、パソコン上でシミュレーションできるのは便利かな、と。Arduino と同様に、俺がちょっとだけ電子回路さわっていた 40 年ほど前にはなかったものだし、ちょっとだけの技術的な興味です。

まいどまいどですが、VerilogHDL が何ものか、についてはググって下さいませ m(__)m

環境の準備
シミュレーション波形表示
後記

環境の準備

シミュレータ環境のインストール

俺のパソコンの OS は ubuntu 20.04.5 LTS です。こいつに、波形データを作成するためのシミュレータ「IcarusVerilog」と、波形を表示する「GTKWave」をインストールします。

インストールは、ターミナルから以下のコマンドで。GUI なら、Synaptic パッケージマネージャからでもいいです。

sudo apt install iverilog
sudo apt install gtkwave

AND 回路をつくる

シミュレータを試してみるために、AND 回路を VerilogHDL で記述してみましょう。

まずは、回路の部品にあたるモジュールをつくります。

andGate.v



module andGate(A, B, Y);
  input A, B;
  output Y;

  wire A, B, Y;

  assign Y = A & B;

endmodule

C 言語に影響を受けているらしいので、C 言語のような書き方ですね。

1 行目。モジュール名 andGate で、モジュールを定義します。() 内にポート名を記述します。
2 行目が入力ポート、3 行目が出力ポートの宣言。
5 行目は、モジュール内で使う信号の宣言、だそうです。wire で宣言すると「信号線」を意味する。いまいち、わかりませんケド (；´Д｀)

7 行目が回路機能の宣言。回路を論理式で表せるときは assign 文をつかう、と。AND ゲートなので、論理式は Y = A･B ですね。

最後に endmodule で定義を終了します。

テストベンチファイルの作成

テストベンチファイルは、上でつくった AND 回路に信号を入れて、動作させるためのプログラムファイルです。これも VerilogHDL で記述します。

andTest.v



module andTest;

  reg A, B;
  wire Y;

  andGate and0(A, B, Y);

  initial begin
        A = 0; B = 0;
    #10 A = 1; B = 0;
    #10 A = 0; B = 1;
    #10 A = 1; B = 1;
    #10 A = 0; B = 0;
    #10 $finish;
  end

  initial begin
    $monitor("A = %d, B = %d, Y = %d" , A, B, Y);
    $dumpfile("andTest.vcd");
    $dumpvars(0, andTest);
  end

endmodule

テストベンチも module で始まって、endmodule で終わります。

1 行目はモジュール名。andTest としました。
3~4 行目。reg は信号を印加するポート、wire は出力を観測するポート、だそうです。
6 行目。モジュール andGate をインスタンス化して and0 を生成する。そうそう、C++ クラスでそんなのやったですねぇ。オブジェクト指向プログラミング、ってやつ。

8~15 行は、テスト信号の作成です。initial begin で始まって、end で終わる。
まず A=0、B=0 を入力に印加。#10 は 10 ユニット時間の遅延、遅延時間後に A=1 にする。さらに 10 ユニット時間後に、A=0、B=1 にする。そして、A=1、B=1 にする。ふむ、真理値表の状態遷移をいれてみればいいんだな。
$finish でシミュレーション終了。

17~21 行は、観察する信号の指示です。
$monitor は、信号の値をコンソールに出力する。つまり、ディスプレイに表示する、ってこと。
$dumpfile は、波形データのファイル名の指定。$dumpvars は、レベルとモジュールの指定。ここでは、モジュール andTest を、ファイル名 andTest.vcd で出力することになる。レベル？ん、わかんないけど、0。

理解できそうなところ、よくわかんないところ、いろいろあるけど、とりあえず準備完了。

シミュレーション波形表示

回路をつくり、テストベンチを用意したので、シミュレーションしてみましょう。

コンパイル

まず、シミュレーションのためのオブジェクトファイルをつくります。C 言語などのプログラムとおんなじですねぇ。

iverilog -o andTest.out andGate.v andTest.v

-o オプションは出力ファイル名。省略すると a.out になります。

シミュレータの起動

シミュレータで、生成されたオブジェクトファイルを起動すると、$monitor で指定されたコンソールに、結果が出力されます。

vvp andTest.out
VCD info: dumpfile andTest.vcd opened for output.
A = 0, B = 0, Y = 0
A = 1, B = 0, Y = 0
A = 0, B = 1, Y = 0
A = 1, B = 1, Y = 1
A = 0, B = 0, Y = 0

お、たしかに AND ゲートの入出力が表示されましたよ。うまくいったようです。

波形の確認

vvp コマンドを実行すると、$dumpfile で指定した波形ファイル andTest.vcd が生成されます。これを GTKWave で表示させます。

twinwave + andTest.vcd

図 1 TwinWave によるシミュレーション

GUI のアプリケーションが起動しましたが、ん？ TwinWave ってアプリケーション？

SST にあるandTest をクリックすると、下に Signals が表示されます。選択して Append ボタンを押すと、Waves に信号が追加されます。

操作方法？よくわからんです (；´Д｀)　まぁいろいろさわっているうちに、わかってくるでしょう。

ちなみに、

twinwave ++ andTest.vcd

と起動すると、GTKWave で二画面に分割されて起動します。TwinWave は、複数の GTKWave を 1 つ、または 2 つのウインドウで開く、ものらしいです。

エラーへの対処

とりあえず GTKWave が動きましたが、ターミナルにエラーがでています。

Gtk-Message: 19:44:04.359: Failed to load module "canberra-gtk-module"

こいつを消すには、ライブラリをインストールすればよいそうです。

sudo apt install libcanberra-gtk*

ということで、エラーはすっきり消えました。

後記

「HDLとは」ってググると、善玉コレステロールがでてきます (^_^;)　検索は「HDL言語」とかでどうぞ。

HDL には、VerilogHDL と VHDL があるそうですが、別物だそうです。VHDL は VerilogHDL を略したものではないんです。まぎらわしい。
で、よくわからんのですが、SystemVerilog ってのがあるらしい。VerilogHDL を改良したものらしいんですけど、バージョンアップされたもの、とは違う？ C と C++ みたいな？

多くの Google 先生に教えていただきました。特に、下記のサイトがたいへん参考になりました。ありがとうございます。

参考にさせていただいたサイト

・完全マスター！電子回路ドリル III（6）【問題6】 7セグメントLEDデコーダを作成しよう
・Icarus Verilogの導入とAND回路のシミュレーション
・OpenCVを実行するとでてくるFailed to load module “canberra-gtk-module”というエラーの対処法