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VerilogHDL 接続された回路のシミュレーション

2022.11.22

だんだんむずかしくなってきましたが、がんばっていきましょう。今回は、モジュールを接続してみよう、という問題です。

【問題7】 モジュールを接続してみよう！
Verilog HDLで組み合わせ回路を記述するには？ 今回は“関数”を用いる方法と、“always文”を用いる方法の2パターンを詳しく解説。
monoist.itmedia.co.jp

問題が求めているものは、10 進カウンタのモジュールと 7 セグメント LED デコーダのモジュールとを接続したモジュールをつくれ、ということです。なので解答は、2 つのモジュールをそれぞれつくり、さらに上位のモジュールをつくって、上位のモジュールのなかで 2 つのモジュールをインスタンス化する、ということになります。
それは、たとえば Arduino のスケッチならば、ライブラリをインスタンス化して利用することと、似たような感じなのだと思います。

で、逆らっちゃうのですが、Arduino のスケッチで C++ クラスを使うとき、俺はスケッチを分割せずに書いてるわけで。それほど大きなスケッチ書くこともないし、そのほうが見通しがいいもんだから。おなじように、VerilogHDL でも、当面は 1 つのモジュールに全部の回路を書いちゃおうと思います。
そのうち、必要を感じたら、分割して記述することもあるでしょう。たぶん。

ちなみに、テストベンチも回路と一緒に書けるそうです。でも、これはさすがに、目的が違うだろうって感じるので、これまで同様に分けておきます。

接続された回路をシミュレーションする

図 1 接続された回路

ということで、タイトルが微妙に異なる (^_^;)

CLOCK をカウントし、7 セグメント LED に表示させる回路のシミュレーションをします。

CLOCK の立ち上がりエッジでカウントアップ。7 セグメント LED は HIGH で点灯、出力ビットはセグメント a が MSB、セグメント g が LSB で、ドットは使わない。
RESET はアクティブローです。

回路記述

前述したように、1 つのモジュールに回路を記述します。

  1. module COUNTER_7SEG (
  2.   input wire CLOCK, RESET,
  3.   output wire [6:0] OUTPUT
  4. );

モジュール名とポートリスト。信号の宣言も () 内でやっています。CLOCK と RESET はネット宣言の 1 ビット入力。OUTPUT はネット宣言の 7 ビット出力。

  1.   reg [3:0] COUNTER_OUTPUT;

内部で使う信号の宣言。10 進カウンタの出力なので、変数宣言しています。4 ビットです。

  1.   always @(posedge CLOCK) begin
  2.     if(1'b0 == RESET)
  3.       COUNTER_OUTPUT = 4'd0;
  4.     else if(4'd9 == COUNTER_OUTPUT)
  5.       COUNTER_OUTPUT = 4'd0;
  6.     else
  7.       COUNTER_OUTPUT = COUNTER_OUTPUT + 4'd1;
  8.   end

10 進カウンタの構成要素。always による順序回路です。RESET が 0 のときと、9 のときに、0 に戻す、それ以外はカウントアップ。RESET は同期。
順序回路のときはノンブロッキング代入にすべきなのかもしれないですが、まだ学習してないので、ブロッキング代入になってる。ここでは、どっちでも影響ないんじゃないのかな。
always 内の処理が if 文ひとつだけなので、begin~end はなくてもいいそうです。が、ちゃんと形を整えておくのが吉。

  1.   function [6:0] DECODER(
  2.     input [3:0] DECODER_INPUT
  3.   );
  4.     begin
  5.       case(DECODER_INPUT)
  6.         4'd0: DECODER = 7'b1111110;
  7.         4'd1: DECODER = 7'b0110000;
  8.         4'd2: DECODER = 7'b1101101;
  9.         4'd3: DECODER = 7'b1111001;
  10.         4'd4: DECODER = 7'b0110011;
  11.         4'd5: DECODER = 7'b1011011;
  12.         4'd6: DECODER = 7'b0011111;
  13.         4'd7: DECODER = 7'b1110000;
  14.         4'd8: DECODER = 7'b1111111;
  15.         4'd9: DECODER = 7'b1110011;
  16.         default: DECODER = 7'b0000000;
  17.       endcase
  18.     end
  19.   endfunction

7 セグメント LED デコーダの構成要素。function による組み合わせ回路です。DECODER_INPUT が入力として宣言されています。
ここも、function 内の処理が case 文ひとつだけなので、begin~end はなくてもいい。が、ちゃんと形を整えておくのが吉。

  1.   assign OUTPUT = DECODER(COUNTER_OUTPUT);
  3. endmodule

function は呼び出して初めて仕事する。assign で DECODER() を呼び出して、OUTPUT に代入しています。
最後は endmodule で締めくくる、と。

テストベンチ

テストベンチファイルです。

  1. module COUNTER_7SEG_TEST;
  3.   reg CLOCK, RESET;
  4.   wire [6:0] OUTPUT;
  6.   parameter CYCLE = 10;

モジュール名、入力と出力の宣言。パラメータはクロックの周期。

  1.   COUNTER_7SEG COUNTER_7SEG(CLOCK, RESET, OUTPUT);

対象回路のインスタンス化。

  1.   always begin
  2.     CLOCK = 0; #(CYCLE/2);
  3.     CLOCK = 1; #(CYCLE/2);
  4.   end

クロックの生成。

  1.   initial begin
  2.           RESET = 0;
  3.     #33   RESET = 1;
  4.     #133  RESET = 0;
  5.     #30   $finish;
  6.   end

入力の印加。33 ユニット時間経過したら、カウントアップを開始する。133 ユニット時間カウントして、リセット。

  1.   initial begin
  2.     $dumpfile("counter_7seg.vcd");
  3.     $dumpvars(0, COUNTER_7SEG_TEST);
  4.   end
  6. endmodule

VCD ファイル出力。
$dumpvars は、VCD ファイルに出力する対象です。数字は階層レベルで、0 は全階層の全変数の意。

シミュレーション結果

図 2 接続された回路のシミュレーション波形

まぁ、想定通りってことで。

カウントイネーブルつけたら、最後がリセットじゃなくて、4 を保持できるよなぁ、とか。
出力をみながらいろいろ考えちゃうようになってきたのは、少しばかり VerilogHDL が使えるようになってきた、ってことかしらん (^_^;)

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