VerilogHDL ブロッキング代入とノンブロッキング代入

次の例題は、ブロッキング代入とノンブロッキング代入の動作の違いを調べろ、というもの。

「10進カウンタ」と「7セグメントLEDデコーダ」の接続を例に、大規模回路などの設計に用いられる“モジュール階層構造”について解説。

「=」がブロッキング代入で、「<=」がノンブロッキング代入。小なりイコール、ではない (；´Д｀)

ブロッキング代入とノンブロッキング代入

ブロッキング代入とノンブロッキング代入

ブロッキング代入「=」は、上から順番に実行される。ノンブロッキング代入「<=」は、同時に実行される。
組み合わせ回路では、信号は各ゲートを順にとおってくる。順序回路では、クロックがはいると一斉に信号が走る。だからあれよ、シフトレジスタで、クロックがはいると各段のデータが一斉にシフトする、って。ノンブロッキングって、そんな感じ。

回路記述

ブロッキング代入の回路と、ノンブロッキング代入の回路を用意しました。

ブロッキング代入



module DFF(
  input wire CLK, D,
  output reg X, Y, Z
);

  always @(posedge CLK) begin
    X = D;
    Y = X;
    Z = Y;
  end

endmodule

ノンブロッキング代入



module DFF(
  input wire CLK, D,
  output reg X, Y, Z
);

  always @(posedge CLK) begin
    X <= D;
    Y <= X;
    Z <= Y;
  end

endmodule

違いは、7~9 行目。
たとえば、D=1、X=0、Y=0、Z=0 としたとき、ブロッキング代入では、

X = D = 1 → Y = X = 1 → Z = Y = 1

と、すべて 1 になる。
対して、ノンブロッキング代入では並列に処理するので、

X <= D = 1
Y <= X = 0
Z <= Y = 0

となり、Y、Z の値は変化しない。

テストベンチ



module DFF_TEST;

  reg CLK, D;
  wire X, Y, Z;

  parameter CYCLE = 10;
  integer i;

  DFF DFF(CLK, D, X, Y, Z);

  always begin
    CLK = 0; #(CYCLE/2);
    CLK = 1; #(CYCLE/2);
  end

  initial begin
    for(i=0; i<3; i=i+1) begin
      D = 0; #(CYCLE*5);
      D = 1; #(CYCLE*3);
    end
    D = 0; #(CYCLE*3);
    $finish;
  end

  initial begin
    $dumpfile("dff_test.vcd");
    $dumpvars(0, DFF_TEST);
  end

endmodule