74HC161A / イネーブル付き 10進カウンタをつくる

4bit 同期バイナリカウンタ 74HC161A のカウンタ動作が確認できたので、今回は、イネーブル付きの 10進カウンタをつくってみようと思います。

図1.　74HC161A(SOP16)+変換基板 74HC161A は 4bit 同期カウンタ IC、バイナリ出力のアップカウント動作を行ないます。同期プリセット付、非同期クリアタイプで、同期型カスケード接続のためのイネーブル入力とキャリー...

イネーブル付き 10進カウンタを構成する
1. 組み合わせ回路を構成する
2. 回路図
後記

イネーブル付き 10進カウンタを構成する

74HC161A で10進カウンタを構成する考え方は、これまで学んできたこと (過去記事) と同じです。むしろフリップフロップで構成するより簡単。出力が 9 になったら 0 をロードしてやればいい。ただし、これまで同様に、カウンタをリセットするなどという荒業はしません。74HC161A にはプリセットデータを同期ロードする機能 (LD) があるのですから、それを利用します。

組み合わせ回路を構成する

出力 Q が 0x9 になったら、プリセットデータ PRE=0x0 をロード LD する。それだけなので、論理式は、

LD = QD⋅QA

10進カウンタの回路を VerilogHDL で記述します。前回記述した 74HC161A を下位モジュール接続し、ENP は HIGH、プリセットデータ PRE は 0x0 としました。

10進カウンタ回路記述



module COUNTER_MOD10 (
  input wire CK, CLR, ENT,
  output wire [3:0] Q
);

  assign LD = ~(Q[3] & Q[0]);

  TC74HC161A U1(CK, CLR, LD, ENT, 1'b1, 4'h0, Q, CO);

endmodule

下位カウンタ (4進) から ENT が送られてきているとして、シミュレーションしてみたのが図1 です。

出力は、たしかに 9 の次が 0 になっていますが、うーん、なんだか変ですねぇ。LD が ENT より優先なので、ENT に関係なく 0x0 をロードしてしまっています。これはうまくありません。
また、出力が 0xf にならないのでキャリー信号 CO が出力されません。

そこで、ロードの条件に ENT を加えてみます。同時に、組み合わせ回路からキャリー信号 CAR を出力するようにしました。

CAR = ENT⋅QD⋅QA
LD = CAR

イネーブル付き 10進カウンタ回路記述



module COUNTER_MOD10 (
  input wire CK, CLR, ENT,
  output wire [3:0] Q,
  output wire CAR
);

  assign CAR = ENT & Q[3] & Q[0];
  assign LD = ~CAR;

  TC74HC161A U1(CK, CLR, LD, ENT, 1'b1, 4'h0, Q, CO);

endmodule

これをシミュレーションしたのが図2 です。

ENT で制御された 10進カウンタになりました。キャリー信号もでています。

出力が 0x9 に遷移したときに、/LD と CAR に細いパルス (ハザード) がでています。これは、CK が入って Q が 0x9 に遷移してから ENT が LOW になるまでの遅延によるものです。シミュレーションでは ENT の遅延時間を 1sec としているために目立ってますが、実際の回路では 10ns 程度のノイズでした。動作には影響がないと思うので、特に対策はしていません。

最下位のカウンタとして利用する場合の、ENT を HIGH にしたときのシミュレーションもしておきましょう。(図3)